Percobaan 4

              




2. Alat dan Bahan [Kembali]

  1. J-K Flip Flop
  2. D Flip-Flop
  3. SW SPDT
  4. Resistor
  5. Led Biru, Hijau, Merah, Kuning
  6. Clock                

3. Rangkaian Simulasi [Kembali]





4. Prinsip Kerja Rangkaian [Kembali]

             Pada rangkaian terdapat J-K Flip-Flop dan D Flip-Flop, yang mana Prinsip kerja dari JK flip-flop master / slave adalah sebagai berikut. Pertama, flip-flop master terpicu-pinggiran-positif dan flip-flop slave terpicu-pinggiran-negatif. Oleh karenanya, flip-flop master memberikan tanggapan terhadap masukan-masukan J dan K nya sebelum flip-flop slave. Jika J=1 dan K=0, flip-flop master diset pada saat pinggiran pulsa clock positif diberikan. Keluaran Q yang tinggi dari flip-flop utama mendrive masukan J pada flip-flop slave, maka pada saat pinggian pulsa clock negatif diberikan, flip-flop slave diset, menyamai kerja flip-flop master. Jika J=0 dan K=1, flip-flop master direset pada saat pinggiran naik pulsa clock diberikan. Keluaran Q yang tinggi dari flip-flop master  menuju ke masukan K pada flip-flop slave. Oleh karenanya, kedatangan pinggiran turun pulsa clock mendorong flip-flop slave untuk reset. Sekali lagi, flip-flop slave menyamai kerja flip-flop master.

D flip-flop tersusun atas SR flip-flop yang sedikit dimodifikasi dengan tambahan gerbang NOT (inverter) yang menghasilkan input baru D. Informasi data yang berada pada masukan D akan disimpan pada output Q hanya apabila input clock Cp dalam keadaan 1 pulsa. namun jika clock Cp berkondisi 0, maka perubahan informasi pada input D tidak akan mempengaruhi output Q sampai kondisi Cp 1 kembali.

Sedangkan Pada saat penggunaan Clock, Prinsip kerja dari rangkaian D lip-flop adalah sebagai berikut. 
1. Apabila input clock berlogika 1 “High” maka input pada jalur data akan di teruskan ke rangkaian RS flip flop, dimana pada saat input jalur Data 1 “High” maka kondisi tersebut adalah Set Q menjadi 1 “High” dan pada saat jalur Data diberikan input 0 “Low” maka kondisi yang terjadi adala Reset Q menjadi 0 “Low”. 
2. Kemudian Pada saat input Clock berlogika rendah maka data output pada jalur Q akan ditahan (memori 1 bit) walaupun logika pada jalur input Data berubah. Kondisi inilah yang disebut sebagai dasar dari memor 1 bit.


5. Video Rangkaian [Kembali]

              




6. Analisa [Kembali]

             Jelaskan kapan kondisi Toogle, no change dan terlarang
    
             jawab
  • Kondisi Toogle terjadi ketika nilai logika baris kedua inputnya adalah "1" maka output selanjutnya merupakan kebalikan dari nilai output sebelumnya.
  • No change akan terjadi pada saat CK pada D Flip-flop tidak aktif.
  • Pada rangkaian J-K Flip-Flop terdapat dua rangkaian RS Flip-flop didalam nya , Ketika R dan S sama-sama berlogika 1, maka RS Flip-flop mengalami kondisi terlarang

7. Link Download [Kembali]

       1. Video Simulasi
       2. Gambar Rangkaian Simulasi
       3. File Rangkaian Proteus


Tidak ada komentar:

Posting Komentar

Langganan: Postingan (Atom)